بررسی الگوریتم‌های بهینه رمزنگاری مقاوم به‌منظور پیاده‌سازی روی FPGA

بررسی الگوریتم‌های بهینه رمزنگاری مقاوم به‌منظور پیاده‌سازی روی FPGA

بررسی الگوریتم‌های بهینه رمزنگاری مقاوم به‌منظور پیاده‌سازی روی FPGA
نوع فایل: word (قابل ویرایش)
تعداد صفحات : 150 صفحه

چکیده
توابع درهم‌ساز نوعی تابع چکیده ساز است که در تمامی طراحی‌های رمزنگاری و پروتکل‌های امنیتی جهت تولید اعداد تصادفی و مکانیزم ذخیره رمز عبور احراز هویت و امضای دیجیتالی در دنیای دیجیتال مورداستفاده قرار می‌گیرد.
موسسه ملی استاندارد و فناوری، مسابقه‌ای را برای بهبود بخشیدن الگوریتم‌های چکیده ساز رایج، آغاز کرد الگوریتم‌های چکیده ساز ارسالی به این مسابقه که SHA-3 نام‌گذاری شد، شامل ۵ الگوریتم مقاوم که توانست به دور پایانی مسابقات راه یابد از طرفی الگوریتم JH در دور پایانی به‌عنوان الگوریتم دوم مسابقات معرفی شود لذا هدف این پایان‌نامه بررسی الگوریتم چکیده ساز JH به‌منظور پیاده‌سازی روی FPGA بوده است در این الگوریتم، مشاهدات به‌دست‌آمده شامل منابع واهی نیستند. این شبیه‌سازی‌ها نشان می‌دهند که عملکرد الگوریتم چکیده ساز JH به چه میزان توانسته است روی FPGA شبیه‌سازی و سنتز شود. کلیدواژه‌ها: رمزنگاری، تابع چکیده ساز، Cryptographic،Algorithm Hash Function